问题：单选题假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块大小为1个字。若Cache的内容初始为空，采用2路组相联映射方式和LRU替换算法，当访问的主存地址依次为0，4，8，2，0，6，8，6，4，8时，命中Cache的次数是（ ）。A 1B 2C 3D 4...
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问题：单选题度量处理器CPU时钟频率的单位是（ ）。A MIPSB MBC MHzD Mbps...
问题：单选题某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是（ ）。A 20nsB 40nsC 50nsD 80ns...
问题：问答题指令格式结构如下所示，试分析指令格式及寻址方式特点。...
问题：单选题某同步总线采用数据线和地址线复用方式。其中地址数据线有8根，总线时钟频率为66MHZ，每个时钟同期传送两次数据（上升沿和下降沿各传送一次数据），该总线的最大数据传输率（总线带宽）是：（ ）。A 132MB/SB 264MB/SC 528MB/SD 1056MB/S...
问题：单选题下列有关处理器时钟脉冲信号的叙述中，错误的是（ ）。A 时钟脉冲信号由机器脉冲源发出的脉冲信号经整形和分频后形成B 时钟脉冲信号的宽度称为时钟周期，时钟周期的倒数为机器主频C 时钟周期以相邻状态单元间组合逻辑电路的最大延迟为基准确定D 处理器总是在每来一个时钟脉冲信号时就开始执行一条新的指令...
问题：单选题某指令格式如下所示。其中M为寻址方式，I为变址寄存器编号，D为形式地址。若采用先变址后间址的寻址方式，则操作数的有效地址是（ ）。A I＋DB （I）＋DC （（I）＋D）D （（I））＋D...
问题：单选题某设备以中断方式与CPU进行数据交换，CPU主频为1GHz，设备接口中的数据缓冲寄存器为32位，设备的数据传输率为50KB/s。若每次中断开销（包括中断响应和中断处理）为1000个时钟周期，则CPU用于该设备输入/输出的时间占整个CPU时间的百分比最多是（ ）。A 1.25%B 2.5%C 5%D 12.5%...
问题：单选题偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址。下列寻址方式中，不属于偏移寻址方式的是（ ）。A 间接寻址B 基址寻址C 相对寻址D 变址寻址...
问题：单选题某指令功能为R[r2]←R[r1]＋M[R[r0]]，其两个源操作数分别采用寄存器、寄存器间接寻址方式。对于下列给定部件，该指令在取数及执行过程中需要用到的是（ ）。Ⅰ．通用寄存器组（GPRs）Ⅱ．算术逻辑单元（ALU）Ⅲ．存储器（Memory）Ⅳ．指令译码器（ID）A 仅Ⅰ、ⅡB 仅Ⅰ、Ⅱ、ⅢC 仅Ⅱ、Ⅲ、ⅣD 仅Ⅰ、Ⅲ、Ⅳ...
问题：单选题下列几项中，不符合RISC指令系统特征的是（ ）。A 控制器多采用微程序控制方式，以期更快的设计速度B 指令格式简单，指令数目少C 寻址方式少且简单D 所有指令的平均执行时间约为一个时钟周期...
问题：问答题今有4级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作，假设完成各步操作的时间依次为100ns，100ns，80ns，50ns，请问： （1）流水线的操作周期应设计为多少？ （2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟多少时间进行？ （3）如果在硬件设计上加以改进，至少需要推迟多少时间？...
问题：问答题何谓DMA方式？DMA控制器可采用哪几种方式与CPU分时使用内存？...
问题：单选题下列关于冯·诺依曼结构计算机基本思想的叙述中，错误的是（ ）。A 程序的功能都通过中央处理器执行指令实现B 指令和数据都用二进制表示，形式上无差别C 指令按地址访问，数据都在指令中直接给出D 程序执行前，指令和数据需预先存放在存储器中...
问题：单选题指令系统采用不同寻址方式的目的是（ ）。A 实现存储程序和程序控制B 缩短指令长度，扩大寻址空间，提高编程灵活性C 可直接访问外存D 提供扩展操作码的可能并降低指令译码的难度...
问题：单选题Cache的中文译名是（ ）。A 缓冲器B 只读存储器C 高速缓冲存储器D 可编程只读存储器...
